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FPGA多时钟域分析/修复/验证工具:Vincent Platform
2019-07-22 55次

支持对Xilinx \Altera\Actel\Lattice芯片中的多时钟域设计中的RTL代码进行全面深入的时钟域交叉缺陷检查(CDCClock Domain Cross),自动识别设计中穿越时钟交叉区域的控制\数据信号是否缺少同步电路、已存在的同步电路是否能达到实际同步效果、对于不能达到实际同步效果的同步电路或者缺少同步电路的情况下都能自动生成正确的同步电路IP供用户选择使用,同时能精确计算出各同步电路的可靠性指标平均失效时间MTBF